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PCB上的阻抗设计如何变得简单
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文章来源：吴川斌的博客

什么是阻抗？它与电阻难道不是一样的吗？

关于阻抗（Impedance），老wu发现很多刚接触到这个概念的小伙伴经常把它与电阻（Resistance）看作是同等的概念。可能阻抗与电阻按中文名称来说，他们都带一个阻字，而且单位都是Ω，然后阻抗与电阻这两个单位还与电压和电流的比值有关联，所以刚接触阻抗这个概念的小伙伴难免会认为阻抗就是电阻的另一种中文名称吧。

"啥？PCB单端走线要按50Ω阻抗来布线？50Ω阻抗？怕不是说的50Ω电阻吧？” 刚入行的小伙伴对于特定阻抗传输线的布线难免有这样的疑惑。在PCB上拉一条50Ω电阻值的走线，这看起来好难啊，其实实现起来一点也不容易。

我们知道，铜的电阻率在物质中算是非常低的，石墨烯为1.00×10的−8次方，银为1.59×10的−8次方，铜为1.7×10的−8次方，而金的电阻率比铜还要高，金的电阻率为2.44×10的−8次方。

电阻R，在长度为l(米)、截面面积为A(平方米)的密度均匀物体的情况下，可以用 R=ρl/A求得。其中ρ是体积电阻率，单位是欧姆·米。

由上边的公式我们可以直观地发现，电阻的大小与长度l为正比关系，体积电阻率ρ和截面面积A都固定的情况下，我们在PCB上的走线越长，则电阻值越大，那我们要布一条50欧姆电阻的走线需要拉出多长的距离呢？

上图是老wu在Si9000里用「线路电阻计算器」计算得出的结果，使用的是刚性覆铜板所采用的电解铜箔（ED铜），T1为铜厚，W1和W2为走线宽度，这三个参数对应于电阻计算公式中的截面面积A，A越小电阻越大，考虑到嘉立创PCB制造工艺目前最小线宽为3mil，所以老wu这里选了4mil的线宽，由于蚀刻工艺的原因，蚀刻后走线的横截面总是呈现为一个近似于梯形的结构，靠近基材这一侧的铜箔蚀刻后的宽度总是要比外侧的铜箔要宽一些，老wu这里贴一张嘉立创给出的PCB切片测量示意图方便大家理解：

铜的电阻率会随着温度的升高而上升，老wu这里按软件的默认值20℃进行计算。

软件右侧的计算结果是走线长度与走线电阻的对应关系图，按照上边的计算参数，50Ω电阻的走线长度需要大约240000 mil，换算为公制单位约为 6096 mm，好家伙，需要6米的走线，DDR布线每根线都绕50Ω？不可能，根本不可能啊，PCB面积都不够绕线的。

通常来说，如果不是出于特殊目的，我们总是希望PCB上的布线电阻越低越好的，因为电阻的存在，在PCB上铜走线所引导的能量，会因金属导线内自由电子与晶格之间的碰撞造成一部分能量转换为焦耳热，这也称为欧姆损耗，是造成PCB上直流电压降（DC IR Drop）以及信号幅值降低的原因。

阻抗并不等同于电阻

阻抗（Impedance）一词，是英国物理学家奥利弗·亥维赛（Oliver Heaviside，1850年5月18日—1925年2月3日）提出来的名称。为了解决当时跨大西洋电报电缆的信号在长线传输中信号严重失真的问题，他开始研究电磁波在传输线中的传播现像，并基于基尔霍夫电压定律及基尔霍夫电流定律，推导出了电报方程或称为传输线方程，使得可以用电路简单而直观的概念来分析电磁波在传输线上传播的问题。

一条电短的传输线或者任何长度 ⊿x≤λ/10 的传输线分段, 都可由集总电路元件组成的等效电路表示, 这里 λ 是最高频率对应的波长, 如下图所示：

图1 互连线电短部分的集总参数等效电路

图中, R、L、C、G 是单位长度的电阻、电感、电容和电导参数。得到这种等效电路的前提条件是: 沿着传播方向不存在任何电场和磁场分量, 即就是横电磁波（Transvers Electro Magnetic, TEM）模。

对于 TEM 波，根据传输线方程，无损耗传输线的特性阻抗 Z0 为：

其中 L0 和 C0 分别为传输线的分布电感和分布电容。

详细的推导过程可以参考文末给出的参考资料[1]。

我们可以通过业内常用的阻抗计算工具 Si9000 中的无损计算模式所得的传输线参数来验证一下传输线的分布电感和分布电容与无损耗传输线的特性阻抗 Z0 的参数关系：

为什么要控制阻抗？

如上一小节所述，奥利弗·亥维赛为了解决解决跨大西洋电报电缆的信号在长线传输中信号的严重失真问题，提出了传输线方程，以解决在传输线上更好地引导电磁波的问题，在他发表的研究论文里提出了阻抗的概念，然后还申请了同轴电缆的发明专利。

电磁波具有传播速度、衍射、干涉、折射、反射等物理特性，电磁波沿传输线传播，在传输线的阻抗突变处就会发射电磁波的反射现像，这种由于阻抗变化而引起的反射是信号失真和信号质量退化的主要根源。

反射的影响是由传输线的长度以及信号的上升/下降沿时间共同决定的。一个初略的经验法则是，如果信号在传输线上传输时所产生的时延Td小于信号脉冲上升/下降沿时间的20%，这时即使信号到达负载端后发送了反射，但此时源端的信号正处于上升/下降沿的变化阶段，反射的信号会被上升/下降沿变化的信号所掩盖掉。

另一个消除信号反射影响的措施就是使用具有阻抗匹配管控的传输线结构，通过控制走线和参考平面的几何结构和叠层方式，可以得到不同形式的传输线，这就需要合理安排叠层结构。

虽然双面板也能实现阻抗控制，但如果要实现50Ω的阻抗控制，电路板的面积就变得特别大，而现代电子产品越来越小巧，功能更加集成，这就不得不提到高多层板的应用，在很小的面积上实现功能模块精密布局，还能实现无数种阻抗。

与单面、双面板相比，生产高多层需要处理层间连接、层间堆叠和对准、信号完整性和电磁干扰以及热管理等难题，对工艺能力和精度控制要求非常高。而嘉立创作为深耕PCB行业近20年的专业厂商，以助力全球硬件创新为己任，在高多层板制造板块，给电子产品研发提供了极大的支持。

目前，嘉立创PCB制造最高可达32层，最小孔径可达0.15mm，最小线宽线距可达0.0762mm，并支持数百种层压结构，足以应对各种传输线结构以及具有多个电源/地平面的叠层要求。

同样研发一款产品，一位有经验的工程师会综合考虑产品的可制造性、成本、交期等因素，相信有不少人都遇到过把设计推倒重来的情况，可谓是一把辛酸泪。就拿阻抗来说，常规流程是通过线宽线距计算阻抗值，为了达到理想阻抗值，可能要调整多次线宽线距，而你能保证这个线宽线距，PCB厂商一定能生产得出来么？

嘉立创为了让用户少走弯路，直接把复杂阻抗计算做成了一个网页，还提供免费的叠层结构，具体是什么样的，且听老wu继续往下讲。

如何设计利于板厂管控的阻抗？

通过上边无损耗传输线的计算公式我们知道，特性阻抗 Z0 受分布电感和分布电容的影响，理论上通过调整PCB上基材介质厚度、线宽、介电常数以及走线厚度都可以达到调整特性阻抗 Z0 的目的。但是，这些参数又受到实际PCB制造的约束，也就是说，所设计的叠构必须符合生产制造的要求才行。

因此，基于PCB板厂给出的叠构模板进行阻抗设计是一个很好的开始。

记得老wu刚毕业参加工作的时候，当时设计PCB向板厂拿阻抗模板，还要联系板厂的业务交涉一番，而现在像嘉立创他们家就直接把阻抗模板放在了官网：

https://tools.jlc.com/jlcTools/#/impedanceDefaultTemplate

确实方便多了，而且目前嘉立创提供的阻抗模板也多达480种，基本覆盖了常用的场景，当然，对于需要考虑低损耗板材的情况，老wu也希望他们后续能安排上吧。